고속 데이터 변환기 및 5G 무선 설계에서 주파수 소스는 종종 숨겨진 병목 현상이 됩니다. 데이터 전송 속도가 상승하고 5G가 더 높은 대역으로 이동함에 따라 성능 요구 사항을 충족하기가 더욱 어려워졌습니다. 요구 사항 목록은 계속해서 늘어나고 그 방향은 종종 성능 목표와 충돌합니다.
건물의 기초와 마찬가지로 주파수 소스 위에 구축된 모든 것은 변경되면 영향을 받습니다. 클록 또는 로컬 전압 제어 발진기(VCO)는 다른 부품이 아무리 잘 설계되었더라도 불안정성이 시스템 전체에 전파되는 기반입니다.
각 주파수 합성기의 핵심은 위상 고정 루프(Phase-Locked Loop, 이하 PLL)입니다. PLL은 출력 주파수를 정확한 기준에 고정하고 일정하게 유지하는 메커니즘입니다. 이는 안정적이고 제어 가능한 주파수 소스와 드리프트 발진기를 구별합니다.
라디오, 레이더, 위상 배열, 다중 대역 테스트 장비 및 무선 인프라와 같은 최신 응용 분야에서는 간섭을 피하고 다중 채널을 지원하거나 전자적으로 빔 변조를 수행하기 위해 서로 다른 주파수 간에 지속적인 호핑이 필요합니다. 시스템이 주파수를 변경할 때마다 해당 PLL을 다시 잠가야 합니다. 이전에는 신호가 불안정하여 기본적으로 사용할 수 없었습니다. 재잠금 시간은 전체 제품의 응답 속도에 직접적인 영향을 미칩니다.
데이터 변환기는 일반적으로 초당 수백만 번 정확하고 일정한 간격으로 입력 신호를 측정하여 작동합니다. 시계는 각 측정 시간을 결정합니다. 클록의 타이밍 불확실성(지터라고도 함)은 측정이 잘못된 시간에 발생하여 출력에 노이즈로 표시되는 오류가 발생한다는 것을 의미합니다. 신호가 빠를수록 효과는 더욱 심각해집니다.
5G 무선에서는 같은 문제가 다른 형태로 발생한다. 국부 발진기는 무선 신호를 정확한 주파수에 정확하게 배치합니다. 클록 소스의 위상 잡음은 샘플링 지터로 변환되어 컨버터의 SNR을 직접적으로 제한하고 최종적으로 EVM(오류 벡터 진폭)과 같은 시스템 수준 표시기에 영향을 미칩니다.
두 경우 모두 결과는 동일합니다. 즉, 주파수 소스의 불확실성으로 인해 다운스트림에서 수정할 수 없는 오류가 발생합니다. 탁월한 동적 성능을 갖춘 컨버터는 이를 구동하는 클럭이 동일하게 정확할 때만 목표 성능 지수를 달성할 수 있습니다.
실제로 신디사이저의 위상 잡음은 클럭 신호(이러한 타이밍 오류의 평균 크기를 나타내는 단일 값인 RMS 지터로 표시)에 타이밍 불확실성이 얼마나 축적되는지를 결정하고, 따라서 신호가 디지털화되기 전에 변환기의 잡음 및 왜곡 예산이 얼마나 소비되었는지를 결정합니다.
디자인 고려 사항
고속 데이터 변환기 및 5G 애플리케이션을 설계할 때 성능에 영향을 미칠 수 있는 다양한 장단점을 고려해야 합니다.
위상 노이즈는 배경 노이즈를 결정하고 동적 범위의 상한을 설정하여 다른 측면에서 아무리 우수하더라도 달성할 수 있는 최상의 신호 해상도를 결정합니다. 5G 무선에서는 변조 방식을 수신기에서 디코딩할 수 있는지 여부를 결정합니다.
주파수 범위는 유연성을 결정합니다. 외부 주파수를 두 배로 늘리거나 분할하지 않고 대상 주파수 대역을 처리할 수 있는 합성기는 설계를 단순화하고 구성 요소 수를 줄이며 이러한 추가 캐스케이드로 인해 발생하는 잡음과 복잡성을 제거할 수 있습니다.
잠금 시간은 시스템이 얼마나 빨리 채널을 전환하거나 동적 조건에 응답할 수 있는지를 결정합니다. 이는 주파수 호핑 및 빔 조정 애플리케이션에 필수적입니다.
PLL은 출력을 기준과 지속적으로 비교하고 수정하여 출력을 주파수에 고정합니다. 이 수정 프로세스는 피드백 루프와 마찬가지로 피드백 루프에 의해 제어됩니다. 루프는 출력을 사용하기 전에 오류를 감지하고 응답하고 안정화해야 하기 때문에 안정화하는 데 시간이 필요합니다.
기존 설계에서는 PLL 응답 속도를 결정하는 루프 대역폭도 위상 잡음 성능에 직접적인 영향을 미칩니다. 잠금 속도를 높이기 위해 루프를 확장하면 위상 노이즈가 악화됩니다. 위상 노이즈를 개선하기 위해 루프를 축소하면 잠금 시간에 부정적인 영향을 미칠 수 있습니다. 이러한 근본적인 균형은 설계자가 애플리케이션에 더 중요한 것이 무엇인지 선택하고 이 선택의 결과를 감수해야 함을 의미합니다.
최신 세대의 통합형 분수형 N분할 주파수 합성기는 이러한 상충 관계를 직접적으로 해결합니다. 초기 솔루션에서는 설계자가 위상 잡음 성능과 통합 중에서 선택해야 했지만, 최신 장치는 초저 위상 잡음, 넓은 주파수 적용 범위, 빠른 잠금 시간 및 소형 패키징을 결합하여 이전에 여러 개별 구성 요소가 필요했던 부품을 단일 솔루션에 통합했습니다.
데이터 변환기 클록의 경우 이는 주파수 소스의 배경 잡음이 더 이상 시스템의 동적 범위에 대한 제약이 아니라는 것을 의미합니다. 5G 무선 설계의 경우 이는 까다로운 오류 벡터 진폭 목표를 달성하는 것이 주변에 설계해야 하는 문제가 아니라 해결된 주파수 소스 문제가 된다는 것을 의미합니다.- g.
최신 RF 시스템은 일반적으로 분수형 N 분할 PLL 합성기를 사용하여 샘플링 클록과 로컬 발진기를 생성합니다. 이러한 아키텍처는 매우 미세한 주파수 분해능을 허용하지만 주파수 분할 비율을 변조하면 전체 위상 잡음 곡선에 영향을 미치는 정량적 잡음과 부분 스퓨리어스가 발생합니다. 증폭기나 필터에서 생성된 노이즈는 신호에 영향을 주지만, 주파수 소스에서 생성된 노이즈는 레퍼런스를 파괴하고, 불량한 레퍼런스는 레퍼런스에 의존하는 모든 모듈을 파괴합니다.
온칩 VCO로 회로 기판 설계 단순화
광대역 주파수 합성은 전통적으로 개별 구성 요소(외부 VCO, PLL, 버퍼 등)가 있는 신호 체인의 조립과 그에 따른 레이아웃 문제를 의미했습니다. Analog Devices, Inc.(ADI)는 VCO를 칩 솔루션에 통합하고 전체 신호 체인을 하나의 장치에 통합하며 5G 무선 및 고속 데이터 변환기 설계에 필요한 위상 잡음 및 지터 성능을 희생하지 않고 주파수 호핑을 위한 빠른 교정 기능을 제공함으로써 회로 기판 설계를 단순화합니다.
주파수 전환은 한 번에 이루어지지 않습니다. PLL이 새 주파수로 전환하라는 명령을 받으면 출력을 사용 가능한 주파수로 변경하기 전에 세 가지 다른 단계를 거쳐야 합니다. 처음에는 전환 명령을 받습니다. 그런 다음 필요한 주파수를 생성하기 위해 적절한 설정을 내부적으로 검색합니다. 이 검색 단계는 가장 느린 부분으로, 최신 광대역 장치에서 일반적으로 100~250마이크로초입니다. 마지막으로 출력이 충분히 깨끗하고 사용 가능하도록 안정화됩니다.
ADI의 ADF4382 시리즈는 느린 중간 링크 문제를 직접 해결합니다. 빠른 교정을 위해 주파수 스위치가 요청될 때마다 다시 검색할 필요가 없으며 대신 32개 주파수 범위의 알려진 지점에 대해 미리 계산된 설정이 포함된 온칩 조회 테이블을 사용합니다. 새로운 주파수가 필요한 경우 가장 가까운 두 저장 지점을 찾아 그 사이를 보간하여 올바른 설정을 거의 즉시 사용할 수 있습니다. 이러한 방식으로 총 잠금 시간은 최소 2마이크로초에서 10마이크로초 이내로 줄어들 수 있습니다.